Low frequency noise in advanced CMOS/SOI nanoscale multi-gate devices and noise models for applications in electronic circuits

Abstract

The continuous electronic device scaling forced by the need for smaller and faster circuits led to the development of new structure approaches, such as the multi-gate transistors. Among the most common solutions for high performance nano-scale area devices are the fin-shaped field-effect transistors (FinFETs) and the fully-depleted silicon-on-insulator MOSFETs, which can provide a high immunity to the short-channel effects (SCEs), low threshold voltage variability and an improved drain-induced barrier level (DIBL). Furthermore, advanced single-gate or double-gate thin-film transistors (TFTs) of amorphous metal oxides or polycrystalline silicon are key building blocks for active-matrix-driven flat panel displays (FPDs), supporting a variety of functions beyond pixel switching in FPD applications. However, an issue that has not been yet fully resolved and has become very crucial in nano-scale technology devices is the low-frequency noise (LFN) of the drain current. The LFN is a major subject in nowdays semiconductor device research, because of its dependence on the oxide geometry: the noise level is inversely proportional to the device area. Thus, the performance of both analog and digital circuits consisting of nano-scale transistors may be dramatically affected by noise and affect their functionality. Furthermore, in very small area devices new types of noise introduce high levels of fluctuations and further performance risks can appear.The present thesis is making an effort to deal with the problem of the LFN in modern technology MOSFETs, through an analysis based on both experimental and simulation data of advanced multi-gate devices. Emphasis is given on the co-existence of more than one silicon/insulator interfaces and the impact on the LFN levels and behavior. In addition, all types of observed noise are analyzed, in order to define the origin of the current fluctuations in the most accurate way. Moreover, the LFN is used as a diagnostic tool to characterize the interface quality of advanced transistors. Finally, our research results are implemented for the development of a Verilog-A model used in circuit simulations.First, the LFN analysis of amorphous Indium-Gallium-Zinc Oxide bottom-gate (α-IGZO) TFTs is presented, where it is shown that the drain current flicker noise can be sufficiently described by the carrier number fluctuations (CNF) model, whereas the generation-recombination (g-r) noise is originating from traps located in a thin depletion layer of the Si film. The noise behavior of double-gate poly-Si TFTs is also studied, showing an agreement with the carrier number fluctuations with correlated mobility fluctuations (CNF/CMF) approach regarding the 1/f noise, while some interface traps with uniform energy distribution are creating g-r noise. In addition, low-frequency measurements were performed in DG poly-Si TFTs after electrical stress, to identify the stress-induced degradation mechanisms. Aside from the importance of the qualitative results helping the research and development engineers for better understanding and improving the device quality, a 1/f noise model for TFT circuit simulations can be easily implemented based on the equations supporting the experimentally validated CNF/CMF approach.Second, we present an analysis of the current noise behavior in tri-gate n-channel FinFETs. While the CNF/CMF model can describe the flicker noise behavior, the total normalized noise level seems to be dependent on the fin width and length: the product of the Coulomb scattering coefficient αsc and the effective mobility μeff is current independent however it is increasing exponentially with the decrease of the fin width. Regarding the g-r noise observed in narrow-fin FinFETs, it is attributed to traps in the sidewall areas and interfaces, whereas short-channel FinFETs exhibit g-r noise originating form traps near the drain and source contacts. The successful description of the flicker noise behavior by the CNF/CMF model and furthermore the experimentally observed behavior of the CMF coefficient can lead to a direct application in circuit simulations.Following the FinFET LFN study, the current fluctuations origins observed in FDSOI MOSFETs are discussed, covering a major part of the thesis. We present a new approach of the CNF/CMF model, taking into account the dependence of the Coulomb scattering coefficient αsc on the carrier position in the channel, which is defined by the bias conditions. In this way, we explain the flicker noise increase observed when applying a negative voltage on the bottom-gate (BOX). Moreover, we developed a method for determining the trap densities of both front and back interfaces using different bias conditions measurements. Using this method, we confirmed that the trap density of midgap/high-k metal gate stacks is much higher than the typical SiO2 gate oxides. The CMF factor was found to increase with decreasing the channel width, which is in agreement with the CMF behavior of FinFETs. A low-frequency dominance of g-r noise was observed in ultra-thin body and BOX (UTBB) FDSOI MOSFETs and a clear dependence on the transconductance and channel width is shown. The traps creating the g-r noise are located at the interfaces and in thin layers of the body, near the drain and source contacts. As a final step of the FDSOI MOSFET LFN analysis, a comparison between three FDSOI technologies with different body and BOX thicknesses is presented. In addition to the multi-interface CNF/CMF approach to predict the 1/f noise level, the main conclusions of the above comparison are: (i) the CMF flicker noise coefficient is significantly affected by the channel cross-section area W•tSi, where W the channel width and tSi the silicon thickness and (ii) the trap density of the BOX is increased with decreasing its thickness.The last part of our research work concerns the application of the developed noise approaches in circuit simulations. To achieve this, Verilog-A code is used to develop single device modules based either on experimental/simulation data or on analytical expressions. In both cases, the noise behavior of the single device simulation output is first validated, thus giving the ability to perform circuit simulations. The output noise of a FinFET CMOS inverter can be described using the threshold voltage fluctuations approach. The phase noise of a FinFET CMOS ring oscillator near the carrier frequency is caused by the up-conversion of the 1/f noise and it can be predicted by applying the CNF/CMF model in the phase noise mathematical expression. The noise behavior of a FDSOI CMOS inverter is also presented. It is shown that the back-biasing of the FDSOI device can dramatically affect both the DC response and the output voltage noise levels.In conclusion, we believe that the qualitative results of our study can function as a guideline for new experimental work on advanced device noise and easily be implemented in circuit simulation processes.

Το κίνητρο για την εκπόνηση της παρούσας διδακτορικής διατριβής είναι η αντιμετώπιση ενός από τα κύρια ζητήματα που προκύπτουν από την ελάττωση στις διαστάσεις των διατάξεων τελευταίας τεχνολογίας και την υιοθέτηση της λογικής των πολλαπλών πυλών στα σύγχρονα MOSFET: η συμπεριφορά του θορύβου χαμηλών συχνοτήτων.Στην παρούσα διατριβή, βασικός στόχος είναι η εξερεύνηση της προέλευσης του θορύβου στις σύγχρονες CMOS διατάξεις νανο-κλίμακας και η εύρεση ενός τρόπου περιγραφής της συμπεριφοράς θορύβου τους είτε χρησιμοποιώντας υπάρχοντα μοντέλα ή αναπτύσσοντας νέα μοντέλα που εξηγούν τα πειραματικά αποτελέσματα. Πραγματοποιήθηκε ενδελεχής μελέτη του θορύβου χαμηλών συχνοτήτων σε προηγμένες διατάξεις τρανζίστορ, δίνοντας έμφαση στην εκμετάλλευση πειραματικών μετρήσεων, στην κατανόηση των πηγών θορύβου και στο ποιοτικό χαρακτηρισμό των διατάξεων. Οι προηγμένες διατάξεις που μελετήθηκαν στα πλαίσια της διατριβής ανήκουν στα εξής είδη τρανζίστορ: τρανζίστορ λεπτού υμενίου (thin-film transistors – TFTs), τρανζίστορ επίδρασης πεδίου τριών πυλών (Fin-shaped Field Effect Transistors – FinFETs) και διατάξεις MOSFET δύο πυλών πλήρους κένωσης πυριτίου-πάνω σε-μονωτή (fully-depleted silicon-on-insulator MOSFETs).Αρχικά, πραγματοποιήθηκε ανάλυση του θορύβου χαμηλών συχνοτήτων που παρουσιάζουν οι διατάξεις τρανζίστορ λεπτού υμενίου άμορφου In-Ga-Zn-O κάτω πύλης (BG α-IGZO TFTs) και τα τρανζίστορ λεπτού υμενίου πολύ-κρυσταλλικού πυριτίου διπλής πύλης (DG poly-Si TFTs). Στα δύο είδη TFTs, ο θόρυβος αποτελείται από δύο συνιστώσες: μία συνιστώσα θορύβου τύπου 1/f (flicker noise) και μία τύπου Lorentz που αποδίδεται στο θόρυβο γένεσης-επανασύνδεσης (generation-recombination, g-r) σε μονοενεργειακή παγίδα. Στα BG α-IGZO TFTs, ο flicker θόρυβος αποδείχθηκε ότι προέρχεται από την παγίδευση/αποπαγίδευση φορέων σε παγίδες της διεπιφάνειας οξειδίου-ημιαγωγού και περιγράφεται ικανοποιητικά από το μοντέλο διακυμάνσεων αριθμού φορέων (carrier number fluctuations – CNF), ενώ ο g-r θόρυβος πηγάζει από παγίδες που βρίσκονται σε μία στενή ζώνη της περιοχής κένωσης του υποστρώματος. Όσον αφορά τα DG poly-Si TFTs, ο 1/f θόρυβος λόγω παγίδων οξειδίου εξηγείται από το μοντέλο διακυμάνσεων αριθμού φορέων με συσχετισμένες διακυμάνσεις ευκινησίας (correlated mobility fluctuations – CMF) και ο g-r θόρυβος προέρχεται από παγίδες διεπιφάνειας με ομοιόμορφη ενεργειακή κατανομή. Η ποιότητα του οξειδίου πύλης των DG TFT βρέθηκε ότι είναι ανεξάρτητη από τη διεύθυνση των ορίων κρυσταλλιτών (grain boundaries), ωστόσο τόσο οι παγίδες διεπιφάνειας όσο και οι παγίδες υποστρώματος επηρεάζονται από την διεύθυνση των ορίων κρυσταλλιτών. Επιπρόσθετα, πραγματοποιήθηκαν μετρήσεις θορύβου σε DG TFTs μετά από ηλεκτρική καταπόνηση ηλεκτρικής καταπόνησης, για αναγνώριση των μηχανισμών υποβάθμισης των ιδιοτήτων της διάταξης. Ακολούθως, αναλύθηκαν οι πειραματικά μετρημένες συνιστώσες flicker και g-r θορύβου των τρανζίστορ τριπλής πύλης FinFET νανο-κλίμακας για διάφορες γεωμετρίες καναλιού, δίνοντας μια ξεκάθαρη εικόνα της επίδρασης του μήκους και του πλάτους του “fin” στο θόρυβο της διάταξης. Η προσέγγιση CNF/CMF προβλέπει ικανοποιητικά τη στάθμη του 1/f θορύβου και η πυκνότητα παγίδων οξειδίου αποδείχθηκε ότι είναι ομοιόμορφη σε όλες τις πύλες, επάνω και πλαϊνές. Επιπροσθέτως, το γινόμενο του παράγοντα σκέδασης Coulomb αsc και της ενεργού ευκινησίας μeff είναι ανεξάρτητο του ρεύματος όπως συμβαίνει και στα κλασικά τρανζίστορ συμπαγούς υποστρώματος (bulk MOSFETs), ωστόσο αυξάνεται εκθετικά με τη μείωση του πλάτους του “fin”, συμπεριφορά που εξηγείται από την κυριαρχία της σκέδασης λόγω τραχύτητας των διεπιφανειών των πλαϊνών πυλών. Όσον αφορά το θόρυβο τύπου Lorentz, παρατηρήθηκε σε διατάξεις πολύ στενών “fin”, όπου παγίδες από τις πλαϊνές ή κοντά στις πλαϊνές διεπιφάνειες δημιουργούν g-r θόρυβο, και επίσης σε FinFET μικρού μήκους, όπου προκύπτει g-r θόρυβος από ατέλειες του κρυστάλλου κοντά στις περιοχές των επαφών πηγής και απαγωγού, οι οποίες δημιουργούνται κατά τα βήματα των διεργασιών σχηματισμού τους.Επιπλέον, μελετήθηκε η συμπεριφορά θορύβου χαμηλών συχνοτήτων των FDSOI MOSFETs, μελέτη η οποία καλύπτει το μεγαλύτερο μέρος της παρούσας διατριβής. Πρώτα απ’ όλα, αναπτύχθηκε μία νέα μέθοδος προσέγγισης της συμπεριφοράς διατάξεων πολύ λεπτού σώματος πυριτίου (ultra-thin body – UTB), όπου αναδεικνύεται ότι ο παράγοντας σκέδασης Coulomb αsc εξαρτάται έντονα από τις συνθήκες πόλωσης που επηρεάζουν άμεσα τον τρόπο κατανομής των φορέων μέσα στο υμένιο, εξηγώντας έτσι την παράδοξη συμπεριφορά του flicker θορύβου που παρατηρήθηκε: όταν η κάτω διεπιφάνεια βρίσκεται σε συσσώρευση φορέων μειονότητας, η μέση απόσταση μεταξύ φορέων και επάνω διεπιφάνειας μειώνεται σημαντικά, αυξάνοντας τον παράγοντα θορύβου που έχει να κάνει με τις συσχετισμένες μεταβολές ευκινησίας. Επιπλέον, οι τιμές των πυκνοτήτων παγίδων τόσο της επάνω όσο και της κάτω διεπιφάνειας εξήχθησαν, χρησιμοποιώντας τη γενικευμένη έκφραση του CNF/CMF μοντέλου θορύβου για δύο διεπιφάνειες, επιβεβαιώνοντας ότι ο μονωτής στοίβας πύλης υλικού υψηλής διηλεκτρικής σταθερής έχει πολύ μεγαλύτερη πυκνότητα παγίδων από το τυπικό διοξείδιο του πυριτίου. Έπειτα, πραγματοποιήθηκε ανάλυση του θορύβου χαμηλών συχνοτήτων σε FDSOI MOSFET πολύ λεπτού σώματος και εμφυτευμένου οξειδίου (ultra-thin body and BOX – UTBB). Στις χαμηλές συχνότητες παρατηρήθηκε επικράτηση του g-r θορύβου, για όλες τις συνθήκες πόλωσης. Λαμβάνοντας υπόψη τη συνεισφορά και των δύο διεπιφανειών (επάνω και κάτω) πυριτίου/μονωτή, το μοντέλο CNF/CMF για ακόμη μια φορά αποδείχθηκε ικανό να εξηγήσει τη στάθμη του flicker θορύβου. Επιπρόσθετα, ο παράγοντας Ω=αsc•μeff•Cox της CMF συνιστώσας βρέθηκε ότι έχει εξάρτηση από το πλάτος του καναλιού, παρουσιάζοντας αύξηση στις διατάξεις στενού καναλιού, γεγονός που βρίσκεται σε συμφωνία με τη συμπεριφορά του CMF θορύβου στα FinFET. Κέντρα g-r ανιχνεύτηκαν τοποθετημένα είτε στην εμπρός διεπιφάνεια ή ομοιόμορφα κατανεμημένα σε στενές περιοχές κοντά στις επαφές απαγωγού και πηγής εντός του σώματος πυριτίου, ενώ το πλάτος του g-r θορύβου παρατηρήθηκε ότι είναι ανάλογο του τετραγώνου της διαγωγιμότητας gm και αντιστρόφως ανάλογο του πλάτους καναλιού W. Τέλος, συγκρίθηκαν πειραματικά δεδομένα από διαφορετικές τεχνολογίες FDSOI, διαφορετικού πάχους πυριτίου και εμφυτευμένου οξειδίου, και συμπεράναμε ότι ο CMF θόρυβος παρουσιάζει μία σημαντική αύξηση όταν το πάχος του υμενίου μειώνεται και ότι η πυκνότητα παγίδων του BOX έχει υψηλότερες τιμές στα πολύ λεπτά ΒΟΧ.Το τελευταίο βήμα της παρούσας ερευνητικής εργασίας ήταν η προσπάθεια υλοποίησης των προαναφερθέντων μοντέλων θορύβου σε κώδικα Verilog-A, με σκοπό τη χρησιμοποίησή τους σε προσομοιώσεις λειτουργίας ηλεκτρονικών κυκλωμάτων. Αρχικά επαληθεύτηκε η ορθή λειτουργία των μοντέλων σε προσομοιώσεις μόνο σε μία διάταξη, συγκρίνοντας τα αποτελέσματα από το Cadence Spectre με αριθμητικούς υπολογισμούς. Έπειτα, τρία κυκλώματα με FinFETs και FDSOI MOSFETs προσομοιώθηκαν επιτυχώς όσον αφορά τόσο τη συμπεριφορά συνεχούς ρεύματος (DC) όσο και τη συμπεριφορά θορύβου. Το επίπεδο θορύβου εξόδου του αντιστροφέα CMOS με FinFETs βρίσκεται σε πλήρη συμφωνία με την προσέγγιση του μοντέλου θορύβου διακυμάνσεων τάσης κατωφλίου. Επιπλέον, ο θόρυβος φάσης του ταλαντωτή δακτυλίου με FinFETs αφενός επιτεύχθηκε να περιγραφεί μαθηματικά, αφετέρου αποδείχτηκε ότι παρουσιάζει μία δραματική εξάρτηση από το πλάτος του “fin” που αποδόθηκε στην αύξηση της CMF συνιστώσας που παρατηρήθηκε σε διατάξεις FinFET στενού πλάτους. Στον αντιστροφέα FDSOI, μελετήθηκε η εξάρτηση του θορύβου από την τάση πόλωσης της κάτω πύλης, όπου παρατηρήθηκε μία αύξηση του θορύβου εξόδου εντός της περιοχής μετάβασης όταν η κάτω διεπιφάνεια βρίσκεται σε συσσώρευση φορέων μειονότητας, ακολουθούμενη ωστόσο από ένα πολύ χαμηλότερο επίπεδο θορύβου στις δύο λογικές καταστάσεις του αντιστροφέα. Θεωρούμε ότι τα ποιοτικά αποτελέσματα της μελέτης μας μπορούν να λειτουργήσουν ως οδηγός για νέες πειραματικές εργασίες πάνω στο θόρυβο προηγμένων διατάξεων και να υλοποιηθούν εύκολα για χρήση σε προσομοιώσεις ηλεκτρονικών κυκλωμάτων.