Modeling for circuit simulation in the nanometer regime

Abstract

The focus of these thesis is the facilitation of the electronic circuit design process in nano-scale dimensions by proposing both device and circuit level simulation models that span in different research fields. The models are purposely designed to tackle with practical simulation problems that occur in the nano-scale, focusing on simulation accuracy, speed and interoperability with modern simulation tools. The models are categorized in three fields: a) reliability in nanoscale FinFET transistors, b) robust characterization of nanoscale combinational CMOS gates and c) data-driven memristor (memory resistors) modeling. Accordingly, the thesis is separated in three parts that account for each discreet research field investigated. Part 1 investigates the hot-carrier (HC) degradation of short-channel n-FinFETs based on experimental results. The study indicates that the main degradation mechanism is interface trap generation which spans in the entire channel length but is more significant near the drain region. We extract relationships that link the hot-carrier degradation with stress time, channel length, fin-width and bias stress voltages at the drain and gate electrodes. Based on these equations we synthesize a HC degradation compact model which is verified by the experimental data. By capturing accurately and analytically the device degradation as projected in the device threshold voltage, the proposed model is particularly suitable for implementation in conventional simulation tools. Part 2 is focused on the accurate modeling of CMOS logic gates for timing and power characterization. As the direct analysis of a complex CMOS gate aiming in an analytical and parametric model is a non-trivial task, we propose an alternative way to model these gates: the equivalent inverter approach where an inverter with appropriate transistor widths is defined in order to present the same response with the complex gate it models. Then an analytical model for the CMOS inverter can be used to provide estimates for the complex gates. A technique for providing parametric expressions for the inverter transistor widths in terms of input transition time, output capacitive load, initial transistor width, supply voltage and temperature is described. The power contributor method is utilized to model the static power consumption of the gates. Finally, a tool is developed to provide timing and power characterizations for the cells of a digital cell library, much faster than conventional numerical circuit simulators. The results prove the efficiency of the equivalent inverter approach in modeling complex gates. Part 3 centers its interest on the emerging Resistive Random Access Memory (ReRAM) memristive technology. It addresses the need for realistic, computationally efficient device models for enabling the translation of ReRAM-based applications into practical systems. The model is validated on characterization data, for both filamentary valence change memory and non-filamentary ReRAM technologies. Furthermore, the proposed model embodies a window function which features a simple mathematical form analytically describing resistive state response under constant bias voltage as extracted from physical device response data. Its Verilog-A implementation captures the ReRAM memory effect without requiring integration of the model state variable, making it suitable for fast and/or large-scale simulations and overall interoperable with current design tools.

Η παρούσα διατριβή επικεντρώνεται στη διευκόλυνση της διαδικασίας σχεδιασμού ηλεκτρονικών κυκλωμάτων σε νανομετρικές διαστάσεις προτείνοντας μοντέλα προσομοιώσεων για διατάξεις και κυκλώματα του ευρύτερου τομέα της ηλεκτρονικής. Τα προτεινόμενα μοντέλα τοποθετούνται σε τρία ερευνητικά πεδία: α) της αξιοπιστίας νάνο-διατάξεων τρανζίστορ τεχνολογίας FinFET, β) του πεδίου της αναζήτησης νέων πρακτικών μεθόδων για τον ηλεκτρικό χαρακτηρισμό συνδυαστικών CMOS πυλών νανοκλίμακας και γ) της μοντελοποίησης διατάξεων μεμρίστορ τεχνολογίας ReRAM βασισμένα σε πειραματικά δεδομένα χαρακτηρισμού. Κατά ανάλογο τρόπο η διατριβή χωρίζεται σε τρία μέρη. Στο πρώτο μέρος της διατριβής γίνεται διερεύνηση της καταπόνησης τρανζίστορ FinFET n-τύπου με μήκος διαύλου νανο-κλίμακας βάση πειραματικών μετρήσεων. Η μελέτη υποδεικνύει ότι η καταπόνηση των διατάξεων οφείλεται κυρίως στη δημιουργία παγίδων ηλεκτρικού φορτίου στη διεπαφή πύλης-καναλιού πολύ κοντά στην περιοχή του απαγωγού. Εξάγονται εκφράσεις που συνδέουν το βαθμό καταπόνησης των τρανζίστορ συναρτήσει του χρόνου καταπόνησης, του μήκους του διαύλου, του πλάτους του fin της διάταξης και της τάσης καταπόνησης. Με βάση τις προαναφερόμενες εξαρτήσεις γίνεται σύνθεση ενός συμπαγούς μοντέλου λόγω της ύπαρξης θερμών φορέων το οποίο επαληθεύεται από πειραματικά δεδομένα. Το μοντέλο μπορεί να αναπαράγει με ακριβή και αναλυτικό τρόπο την καταπόνηση της διάταξης όπως αυτή προβάλλεται στην τιμή της τάσης κατωφλίου της διάταξης, καθιστώντας το μοντέλο κατάλληλο για ενσωμάτωση σε συμβατικά εργαλεία προσομοίωσης. Το δεύτερο μέρος της διατριβής επικεντρώνεται στον ακριβή μοντελισμό CMOS λογικών πυλών για την εξαγωγή δεδομένων χαρακτηρισμού κατανάλωσης ενέργειας και ταχύτητας απόκρισης. Ο βασικός στόχος σε αυτό το κομμάτι της διατριβής ήταν η υλοποίηση ευέλικτων παραμετρικών/αναλυτικών μοντέλων που μπορούν να προβλέψουν τη συμπεριφορά των πυλών σε ένα τεράστιο εύρος κυκλωματικών συνθηκών. Η μοντελοποίηση των πυλών γίνεται με τη μέθοδο του ισοδύναμου αντιστροφέα. Αυτή βασίζεται στην υπόθεση ότι η απόκριση μιας περίπλοκης πύλης μπορεί να προσεγγιστεί απο τον απλό αντιστροφέα. Στη συνέχεια, ένα αναλυτικό μοντέλο για τη σχετικά απλή δομή του CMOS αντιστροφέα μπορεί να χρησιμοποιηθεί για την εξαγωγή των απαιτούμενων δεδομένων χαρακτηρισμού των πιο περίπλοκων πυλών (NAND, NOR κτλ.). Προτείνουμε μια εμπειρική μέθοδο για τον καθορισμό των κατάλληλων πλατών του ισοδύναμου αντιστροφέα συναρτήσει του πλάτους του τρανζίστορ, της διάρκειας του σήματος εισόδου, του χωρητικού φορτίου, του πλάτους των τρανζίστορ της σύνθετης πύλης, της τάσης τροφοδοσίας και της θερμοκρασίας. Η μέθοδος των συνεισφορέων ισχύος (power contributor method) χρησιμοποιείται για τη μοντελοποίηση της στατικής κατανάλωσης ισχύος. Τέλος, υλοποιείται εργαλείο χαρακτηρισμού το οποίο μπορεί να παράγει δεδομένα χαρακτηρισμού συνδυαστικών ψηφιακών πυλών πολύ ταχύτερα από τους συμβατικούς αριθμητικούς προσομοιωτές ηλεκτρονικών κυκλωμάτων. Το τελευταίο μέρος της διατριβής επικεντρώνεται στην αναδυόμενη τεχνολογία ReRAM όπου προτείνεται πρακτικό μοντέλο προσομοίωσης για τον σχεδιασμό εφαρμογών βασισμένων στη συγκεκριμένη τεχνολογία. Η ισχύς του μοντέλου πιστοποιείται από λεπτομερή δεδομένα χαρακτηρισμού που προέρχονται τόσο από νηματώδεις όσο και από μη-νηματώδεις διατάξεις ReRAM. Επιπλέον, η συνάρτηση παραθύρου του μοντέλου περιγράφεται από μια απλή μαθηματική συνάρτηση που επιτρέπει την εξαγωγή αναλυτικής έκφρασης για τη χρονική εξέλιξη της αντίστασης της διάταξης όταν στα άκρα της εφαρμόζεται σταθερή τάση. Το μοντέλο υλοποιείται σε κώδικα Verilog-A που μπορεί να αναπαράγει την ιδιότητα της μνήμης της διάταξης χωρίς να απαιτείται αριθμητική ολοκλήρωση της καταστατικής της μεταβλητής καθιστώντας το μοντέλο κατάλληλο για ταχείς προσομοιώσεις.