Integrated arithmetic circuits in the presence of variability

Abstract

Process and environmental variations, as well as aging degradation, constitute major threats to circuit and system reliability, notably affecting speed and power dissipation. Although the relevant physical variation mechanisms do not differ to a great extent as scaling proceeds, their impact is no longer negligible due to the advancement of Moore’s law in technologies of a few nanometers. This increased loss of predictability in semiconductor devices poses a major challenge for the classical Static Timing Analysis (STA) algorithms and timing closure in general. Statistical methodologies are gaining significant attention due to their ability to quantify delay via statistical metrics. These methods take the form of Statistical Static Timing Analysis (SSTA) algorithms, Monte-Carlo (MC) simulations or probabilistic models. They handle cell and interconnection delays as random variables (RVs), following a particular Probability Density Function (PDF). Their purpose is to describe the maximum/minimum-delay PDFs at the outputs of the timing graph. This is achieved by either performing statistical max/min and add operations, and propagating the PDFs of constituent nodes along the timing graph, or by iteratively performing regular STA under process variations. Therefore, the maximum delay and the performance yield are obtained as a metric of the mean maximum delay and the related standard deviation. At a lower abstraction level, statistical models aim to probabilistically quantify circuit delay considering the relevant physical mechanisms, and define the mean delay and the standard deviation of delay as a function of transistor-level parameters, subjected to variations. Addition circuits are of particular importance due to their widespread usage, serving, among others, hardware implementations for neural networks, digital signal processing, and communication algorithms. Furthermore, they constitute building blocks for the implementation of more involved operations, such as multi-operand addition, multiplication, and division, and usually reside in timing critical paths. The literature concerning the delay assessment and modeling of adder circuits and architectures in the presence of process, voltage, and temperature variations is extensive. This thesis focuses on the timing variation analysis for certain adder architectures and more elaborate derived structures. Specifically, the focus is on the delay assessment of ripple-carry adders, borrow-save adders and parallel-prefix adders at technology nodes of a few nanometers in the presence of process variations. Following, closed-form models are presented for these architectures that interpret the delay variability measurements. The introduced models demonstrate sufficient accuracy compared to transistor-level simulations, and achieve substantial runtime acceleration with respect to MC Spice simulations. The purpose of this thesis is the development of detailed delay models for primary arithmetic structures, aiming to bridge the gap between statistical delay evaluation methodologies and circuit/block design. The use of the proposed modeling practices is motivated by the lack of detailed cell-level models for an early delay assessment of adder structures to drive logic synthesis, mapping, placement, and optimization processes. The introduced models find practical applicability within a great range of bit-lengths, circuit designs, and process technologies. Provided that the design of long bit length adders is a non-trivial task, as the related design space cannot be fully explored, the proposed models can accelerate variation-aware design decisions.

Τα ολοκληρωμένα κυκλώματα που βασίζονται σε τεχνολογίες πυριτίου συνδράμουν σε μία εκρηκτική εξέλιξη σε τομείς της σύγχρονης κοινωνίας, επιδρώντας καταλυτικά στις επικοινωνίες, στις μεταφορές, στην υγεία και στην αμυντική βιομηχανία. Τα τελευταία χρόνια, τα ολοκληρωμένα κυκλώματα διαμορφώνουν τις εξέλιξεις της Τεχνητής Νοημοσύνης. Εξελίξεις τέτοιας κλίμακας είναι στενά συνυφασμένες με τη συνεχή ανάπτυξη της τεχνολογίας του Τρανζίστορ Επίδρασης Πεδίου Μετάλλου-Οξειδίου-Ημιαγωγού (Metal-Oxide-Semiconductor Field-Effect Transistor ή MOSFET) και παραπλήσιων πιο πρόσφατων αρχιτεκτονικών τρανζίστορ, υλοποιούμενες σε διαστάσεις μερικών νανο-μέτρων. Οι απαιτήσεις για χαμηλό κόστος, ενεργειακή απόδοση και υψηλή παραγωγικότητα στους προαναφερθέντες τομείς είναι οι κυρίαρχοι παράγοντες που καθιέρωσαν τη χρήση των ολοκληρωμένων κυκλωμάτων σε ένα εύρος τομέων. Τέτοια οφέλη βασίζονται σε διαδικασίες ολοκλήρωσης chips, τα οποία περιλαμβάνουν τρανζίστορς της τάξης των δεκάδων δισεκατομμυρίων, και θα ήταν μη υλοποιήσιμες χωρίς σύγχρονες διαδικασίες μοντελοποίησης χρονισμού και κατανάλωσης ενέργειας των θεμελιωδών τους στοιχείων. Η ακρίβεια των διαδικασιών αυτών εξασφαλίζει την λειτουργικότητα και αξιοπιστία των ολοκληρωμένων κυκλωμάτων μετά την κατασκευή. Πέρα από τα οφέλη, και καθώς η τεχνολογία ολοκλήρωσης εξελίσσεται, οι διακυμάνσεις κατασκευαστικών παραμέτρων, οι ακραίες θερμοκρασίες, η χαμηλή τάση τροφοδοσίας, οι μηχανισμοί χρονικής καταπόνησης (γήρανση), και το jitter διευρύνονται. Οι προηγούμενοι παράγοντες επιβαρύνουν τη διαδικασία της μοντελοποίησης και πρόβλεψης της χρονικής απόκρισης και κατανάλωσης του συστήματος. Σε σύγχρονες τεχνολογίες ολοκλήρωσης, οι διακυμάνσεις κατασκευαστικών παραμέτρων λαμβάνουν τιμές, συγκρίσιμες σε μέγεθος με τις ονομαστικές, επηρεάζοντας δραματικά την καθυστέρηση και την κατανάλωση ενέργειας των ψηφιακών και αναλογικών κυκλωμάτων. Διακυμάνσεις τέτοιου εύρους περιορίζουν τα αναμενόμενα οφέλη από την κλιμάκωση της τεχνολογίας ολοκλήρωσης. Για τον μετριασμό των επιπτώσεων, οι μεθοδολογίες σχεδιασμού πρέπει να αναθεωρηθούν ριζικά και να αναδιατυπωθούν με βάση στατιστικές τεχνικές. Προς αυτή την κατεύθυνση, τα computer-aided design (CAD) εργαλεία υιοθετούν στατιστικά μοντέλα για την εκτίμηση της καθυστέρησης και την κατανάλωση ενέργειας. Επιπλέον, οι εταιρίες κατασκευής ολοκληρωμένων κυκλωμάτων παρέχουν στους σχεδιαστές βιβλιοθήκες χρονισμού που περιλαμβάνουν στατιστικά χαρακτηριστικά των τεχνολογιών ολοκλήρωσης. ΄Ολες οι προτεινόμενες τεχνικές σχεδίασης που αφορούν τον περιορισμό των διακυμάνσεων παραμέτρων επιβαρύνουν τους χρονικούς περιορισμούς και την κατανάλωση, εισάγοντας επιπλέον κόστος. Επομένως, είναι σημαντικός ο εντοπισμός υποσυστημάτων τα οποία καθορίζουν με μεγάλη πιθανότητα την μέγιστη καθυστέρηση κάτω από την επίδραση διακυμάνσεων παραμέτρων και κατά τα πρώτα στάδια της διαδικασίας σχεδίασης. Τα αριθμητικά κυκλώματα και συστήματα συχνά συμμετέχουν σε μονοπάτια μέγιστης καθυστέρησης (κρίσιμα μονοπάτια) συστημάτων Ψηφιακής Επεξεργασίας Σήματος, Επικοινωνίας και Μηχανικής Μάθησης, και καθορίζουν τους σχετικούς χρονικούς περιορισμούς, τόσο για chips χαμηλού κόστους όσο και για υψηλής απόδοσης.Η συγκεκριμένη διδακτορική διατριβή διερευνά συγκεκριμένες αριθμητικές κωδικοποιήσεις και τις αντίστοιχες αρχιτεκτονικές υλικού, οι οποίες παρουσιάζουν αποδοτικά χαρακτηριστικά καθυστέρησης κάτω από διακυμάνσεις παραμέτρων. Η διατριβή συνεισφέρει στην διατύπωση μοντέλων για την περιγραφή της χρονικής απόκρισης συγκεκριμένων αριθμητικών δομών, που χρησιμοποιούνται ως δομικά στοιχεία για την υλοποίηση πιο σύνθετων συστημάτων, με βάση στατιστικές μεθόδους. Επιπλέον, τα προτεινόμενα μοντέλα, αν και αξιολογούνται σε τεχνολογίες μερικών δεκάδων νανο-μέτρων, έχουν διατυπωθεί ανεξάρτητα από κάποια τεχνολογία κατασκευής, επιτρέπουν την επέκταση σε μήκη λέξης πρακτικής εφαρμογής με ευέλικτο τρόπο, και παρέχουν ακρίβεια, συγκρίσιμη με εξομοιώσεις τύπου Spice. Τα προτεινόμενα μοντέλα, επίσης, έχουν διατυπωθεί σε επίπεδο λογικών κυττάρων/πυλών, και, επομένως, μπορούν να εφαρμοστούν σε αλγόριθμους που αφορούν Statistical Static Timing Analysis. Επιπρόσθετα, προτείνονται αρχιτεκτονικές τροποποιήσεις για συγκεκριμένα κυκλώματα αριθμητικής, οι οποίες επιφέρουν μείωση της μέγιστης καθυστέρησης και της κανονικοποιημένης χρονικής διακύμανσης.