Εμπέδωση πίνακα επεξεργαστών μέσα σε προγραμματιζόμενο κύκλωμα FPGA, βάσει αφηρημένων μοντέλων για σύνθεση (abstraction models for synthesis) και κάτω από περιορισμούς εβδαδού - χρονισμών

Abstract

The thesis is part of the wider area of study, design and implementation of processor arrays in FPGAs. It consists of eleven (11) chapters with the following structure and content.The first chapter gives an historical overview through which emerges the reclassification of design methods of digital ASIC devices with the advent of the FPGAs. A chronological overview of FPGA architectures is also carried out, along with the presentation of the main FPGA areas of application.The second chapter includes a literature survey of the research area of the thesis.The third chapter gives the process flow, followed by technology mapping process of Regular Iterative Algorithms, RIA, into uniform k-LUT FPGA.In the fourth chapter, a method to approach the problem systolic array processors design and their implementation in FPGAs was presented. As a benchmark, the proposed method aims to transform algorithmic loops of type for-do, that appear in various programming languages (Fortran, C, etc.) in dependence graphs.In the fifth chapter a new algorithm for transforming dependency graphs into a signal flow graphs, was presented. This algorithm is the basis for the design of a EDA tool, for the automated transformation of dependence graphs.In the sixth chapter, a new dependence graph text format was presented, in order to allow the interactive communication of various EDA tools during the systolic array design and implementation process in FPGAs.In the seventh chapter, the proposed dependence graph transformation algorithm of the chapter five, was exploited for the implementation of the tool HEARTS - Heuristics Enhanced Automated Real-Time Systolization, which transforms standard algorithms for DSP and image processing applications, in systolic arrays.Chapter eight gives a new platform to embed RIA algorithms in k-LUT FPGAs, that is based on software tools SIS-FlowMap-FlowPack-TVpack-VPR. The produced systolic arrays are implemented in FPGAs, using the proposed platform.In Chapter nine experiments were conducted, the results of which show that the proper choice of projection vectors, and scheduling vectors, as well as the optimization process followed, significantly influence the mapping of systolic array processors in FPGAs.Chapter ten was to study partitioning techniques and the creation of analytical models to partition dependence graphs implementing the multiplication of tables.The last chapter in the eleventh chapter, which attempts an overall assessment of the work, collecting the key findings of the study and in addition suggesting some direct future re

Η διδακτορική διατριβή εντάσσεται στην ευρύτερη περιοχή της μελέτης, σχεδίασης και υλοποίησης πινάκων επεξεργαστών σε κυκλώματα FPGA. Περιλαμβάνει έντεκα (11) κεφάλαια με την ακόλουθη διάρθρωση ύλης και περιεχομένου.Στο πρώτο κεφάλαιο παρατίθεται μια ιστορική αναδρομή μέσα από την οποία διαφαίνεται η ανακατάταξη των μεθόδων σχεδίασης των ψηφιακών διατάξεων ASIC με την έλευση των FPGA. Επίσης, πραγματοποιείται μια χρονολογική επισκόπηση των αρχιτεκτονικών FPGA και δίδονται κάποιοι βασικοί τομείς εφαρμογών των FPGA.Στο δεύτερο κεφάλαιο περιλαμβάνει μια βιβλιογραφική αναδρομή στην ερευνητική περιοχή της διατριβής.Στο τρίτο κεφάλαιο δίδεται η ροή διαδικασιών που ακολουθείται κατά την τεχνολογική απεικόνιση (Technology Mapping) Κανονικών Επαναληπτικών Αλγόριθμων, RIA, σε ομοιόμορφα k-LUT FPGA. Στο τέταρτο κεφάλαιο παρουσιάστηκε μια μέθοδος προσέγγισης του προβλήματος σχεδίασης συστολικών πινάκων επεξεργαστών και της υλοποίησής τους σε εξαρτήματα FPGA. Ως σημείο αναφοράς, η προτεινόμενη μέθοδος επιδιώκει τον μετασχηματισμό των αλγοριθμικών βρόγχων τύπου for-do οι οποίοι εμφανίζονται σε διάφορες γλώσσες προγραμματισμού (Fortran, C κ.α.), σε γράφους εξάρτησης.Στο πέμπτο κεφάλαιο παρουσιάστηκε ένας νέος αλγόριθμος για τον μετασχηματισμό ενός γράφου εξάρτησης σε ένα γράφο ροής σήματος. Ο αλγόριθμος αυτός αποτελεί την βάση για την σχεδίαση ενός εργαλείου EDA, για τον αυτοματοποιημένο μετασχηματισμό των γράφων εξάρτησης. Στο έκτο κεφάλαιο παρουσιάστηκε ένα νέο format περιγραφής γράφων εξάρτησης, για την διαδραστική επικοινωνία διαφόρων εργαλείων EDA κατά τη διαδικασία σχεδίασης-υλοποίησης συστολικών πινάκων επεξεργαστών σε προγραμματιζόμενα κυκλώματα FPGA. Στο έβδομο κεφάλαιο αξιοποιείται ο προτεινόμενος αλγόριθμος μετασχηματισμού γράφων εξάρτησης του πέμπτου κεφαλαίου, για την υλοποίηση του εργαλείου HEARTS - Heuristics Enhanced Automated Real-Time Systolization, το οποίο μετασχηματίζει κανονικούς αλγόριθμους για εφαρμογές DSP και επεξεργασίας εικόνας, σε συστολικούς πίνακες. Στο όγδοο κεφάλαιο δίδεται η νέα πλατφόρμα για την εμπέδωση αλγόριθμων RIA σε κυκλώματα k-LUT FPGA, η οποία βασίζεται στα λογισμικά SIS-FlowMap-FlowPack-TVpack-VPR. Οι παραγόμενοι συστολικοί πίνακες υλοποιούνται σε εξαρτήματα FPGA, χρησιμοποιώντας την πλατφόρμα που προτείνεται στο συγκεκριμένο κεφάλαιο. Στο ένατο κεφάλαιο πραγματοποιήθηκαν πειράματα, τα αποτελέσματα των οποίων αποδεικνύουν ότι η κατάλληλη επιλογή των διανυσμάτων προβολής και χρονοδιαγράμματος, καθώς επίσης και η διαδικασία βελτιστοποίησης που ακολουθείται, επηρεάζουν σημαντικά την απεικόνιση των συστολικών πινάκων επεξεργαστών στα εξαρτήματα FPGA.Στο δέκατο κεφάλαιο πραγματοποιήθηκε η μελέτη τεχνικών διαμέρισης και η δημιουργία αναλυτικών μοντέλων για την διαμέριση γράφων εξάρτησης που υλοποιούν τον πολλαπλασιασμό πινάκων.Η διατριβή ολοκληρώνεται στο ενδέκατο κεφάλαιο, στο οποίο επιχειρείται μια συνολική αποτίμηση της εργασίας, συγκεντρώνοντας τα βασικά συμπεράσματα της μελέτης και επιπροσθέτως προτείνοντας κάποιες άμεσες μελλοντικές ερευνητικές προεκτάσεις.